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71M6533/G/H and 71M6534/H Data Sheet
FDS_6533_6534_004
command so the MPU can access the bus. There are no issues with Data RAM access; SPI and the
MPU will share the bus with no conflicts for Data RAM access.
Table 48: I/O RAM Registers Accessible via SPI
52
Name
CE0
CE1
CE2
CONFIG0
CONFIG1
VERSION
CONFIG2
DIO0
DIO1 to DIO6
?
RTM0H
RTM0L
RTM1H
RTM1L
RTM2H
RTM2L
RTM3H
RTM3L
PLS_W
PLS_I
SLOT0 to SLOT9
CE3
CE4
CE5
WAKE
CONFIG3
CONFIG4
?
SPI0
SPI1
VERSION
CHIP_ID
TRIMSEL
TRIMX
TRIM
Address (hex)
2000
2001
2002
2004
2005
2006
2007
2008
2009 to 200E
200F
2060
2061
2062
2063
2064
2065
2066
2067
2080
2081
2090 to 209A
209D
20A7
20A8
20A9
20AC
20AD
20AF
20B0
20B1
20C8
20C9
20FD
20FE
20FF
Bit Range
7:3
7:0
5:3, 1:0
7:6, 1:0
5:2, 0
7:0
7:0
7, 4:0
6:4, 2:0
7:6, 3:2
1:0
7:0
1:0
7:0
1:0
7:0
1:0
7:0
7:0
7:0
7:0
3:0
7:0
7:0
7:5, 3:0
7:0
7:0
2:0
4, 0
4, 0
7:0
7:0
4:0
0
7:0
Read/Write
RW
RW
RW
RW
RW
R
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
R
RW
RW
RW
RW
R
R
R
RW
RW
RW
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